TSMC: পরের বছর 2nm প্রক্রিয়া ঝুঁকি পরীক্ষা উত্পাদন

তাদের সদ্য প্রকাশিত বার্ষিক প্রতিবেদনে, TSMC চেয়ারম্যান দেইন লিউ এবং সিইও চিহ-জিয়া ওয়েই 2nm প্রক্রিয়া সম্পর্কিত অগ্রগতি প্রকাশ করেছেন।
শেয়ারহোল্ডারদের চিঠি অনুসারে, তারা গত বছরে তাদের R&D প্রচেষ্টা বাড়িয়েছে, প্রযুক্তিতে কাজ করছে, বিশেষ করে 2nm প্রক্রিয়া, তাদের প্রযুক্তি নেতৃত্ব এবং পার্থক্য প্রসারিত করতে R&D-এ $5.47 বিলিয়ন ব্যয় করেছে।
2nm প্রক্রিয়ার জন্য, TSMC উন্নত কর্মক্ষমতা এবং শক্তি দক্ষতা সহ একটি ন্যানোশিট ট্রানজিস্টর কাঠামো ব্যবহার করবে। N3E প্রক্রিয়ার তুলনায়, 2nm প্রক্রিয়া একই শক্তি খরচে 10%-15% গতি বাড়াবে বা শক্তি-দক্ষ কম্পিউটিংয়ের ক্রমবর্ধমান চাহিদা মেটাতে একই গতিতে 25%-30% শক্তি খরচ কমিয়ে দেবে।
বর্তমানে, 2nm প্রক্রিয়ার উন্নয়ন পরিকল্পনা অনুযায়ী অগ্রসর হচ্ছে, 2024 সালে ঝুঁকিপূর্ণ পাইলট উত্পাদন এবং 2025 সালে ব্যাপক উত্পাদন।